K-log

そういう結論に達しつつあります。何故かと言うと
・パラメタライズができない
・作るのに時間がかかる
・変更にも時間がかかる
・細かい点で融通が利かない（これはIPによりけり）

IPは楽なので最初におおざっばに作るうえではいいですが、
きっちり作りたいならコードで書いて論理合成時に推定させるのが良さそうです。
ここに色んなコードの推定例が載っているので参考までに。
http://www.xilinx.com/itp/xilinx92j/books/docs/xst/xst.pdf

IPコア生成中に取り消した後に、再度生成するとcoregen_lockなるエラーが出て
実行できないときがあります。
そういうときはディレクトリ内のcoregen_lockというファイルをそのまま削除しましょう。
あんまりいい対処法とは言えないですが、現時点ではこうするしかないので。
何か良い方法が見つかったら追記します。

ISEのSourceウィンドウでは、ファイル同士が自分の意図しない形でツリーを形成してしまう時があります。

１．コンポーネントでIPをぶら下げている場合
　どうもVHDL、verilog、xcoの優先順位で認識されるようです。
　IPを生成すると、目的のxcoファイル以外にもVHDL、verilogが生成されます。
　VHDLがぶら下がっていて、xcoが外に追いやられている場合は、
　そのVHDLファイルを右クリックしてremoveしましょう。
　そうするとxcoがそこにぶら下がります。
　removeしたファイルはSourceウィンドウからは消えますが、
　ファイル自体が消えたわけではなくディレクトリ内に存在しているのでご安心を。

２．階層設計にしても、目的のファイルが収まらず「？」と表示される。
　上位モジュールと、下位モジュールのport名、ファイル名は一致してるでしょうか？
　一致していてもツリーにならないときがあります。原因不明です。
　こういう場合は、その下位モジュールをコピー、ファイル削除して一から新しくファイルを
　作るとツリー構造になるときがあります。
　それでも駄目な時はコメントアウトしたり、Set as Top Moduleを変えたり・・・

３．ヘッダーファイルがぶら下がらない！
　全てのファイルにSet as Top Moduleを適用してみましょう。
　するとSet as Top Moduleを外した時に何故かヘッダーファイルが出現します（笑）

４．新規作成したのに、Sourceウィンドウに表示されない。
　ビヘイビアシミュレーションの方には載っているでしょうか？だとしたら、そのファイルを一旦removeしてproject＞add copy of sourceで再び貼り付けると復活します。